Die CPU des Relaisrechners verfügt über eine ALU(Arithmetic-Logic-Unit) mit einer Datenbreite von 8bit. Am Eingang der ALU befinden sich zwei temporäre Register zur Speicherung der Operanden. Die ALU realisiert eine Reihe von logischen und arithmetischen Operationen, die durch die temprären Register auf alle internen Register der CPU angewendet werden können, es gibt also kein besonderes Akkumulatorregister. Die Schaltung der gesamten ALU umfasst 10 Platinen mit den Abmessungen 160mmx100mm und auf drei weiteren Platinen sind die beiden temporären Register und das Ausgaberegister der ALU untergebracht. Die interne Verkabelung der ALU wurde mit Flachbandkabel realisiert. Ein 40-poliges trägt den internen Steuerbus und drei 10-polige Flachbandkabel stellen die Datenbusverbindungen zu den temporären Eingangsregistern und dem Ausgangsregister her. Die ALU ist über zwei 40-polige Flachbandkabel mit dem internen CPU-Bus verbunden. Die Stromversorgung erfolgt über einen 5¼ Zoll Powerconnector, der mit dem Netzteil verbunden ist.
Bei der Betrachtung der ALU gelten folgende Festlegungen:
 Im Blockschaltbild sind die wesentlichen Komponenten zu erkennen.
Die ALU besteht aus dem 8-bit-Alublock, den temporären Eingangsregistern TEMPA und TEMPB und dem OUT-Ausgangsregister.
Die temporären Eingangsregister übernehmen die Datenworte für die ALU-Operationen vom internen Datenbus der CPU.
Die ALU verarbeitet diese Datenworte und gibt das Ergebnis an das OUT-Ausgangsregister weiter.
Im Ausgangsregister erfolgt die Erkennung von ZERO (Ergebnis ist 0) und SIGN (Ergebnis ist negativ) zur Generierung der entsprechenden CPU-Flags.
Das Ergebnis wird durch das Ausgangsregister sofort an den internen CPU-Datenbus übergeben, eine weitere Pufferung erfolgt nicht. |
Die temporären Eingangsregister übernehmen bei aktivem READA oder READB die Datenworte für die ALU-Operationen vom Datenbus der CPU und speichern sie ab.
Das abgespeicherte Datenwort wird sofort an die ALU-Eingänge weitergegeben.
Mit aktivem CLEARA oder CLEARB wird der Inhalt des entsprechenden Eingangsregisters gelöscht.
Vor dem Speichern eines Datenwortes in den Eingangsregistern sollte der Inhalt gelöscht werden, da ansonsten eine Veroderung des Datenwortes vom CPU-Datenbus mit dem momentanen Registerinhalt durchgeführt wird.
Der Inhalt der Eingangsregister wird durch die ALU-Operationen nicht beeinflusst, es gibt also kein spezielles Akkumulatorregister.
Genau wie die Register des Arbeitsregistersatzes werden die temporären Register ebenfalls mit einer Haltespannung von 24V versorgt, die aus einer zusätzlichen 12V Spannungsquelle erzeugt wird, die auf die 12V Betriebsspannung des Rechners aufgesetzt wird.
Deshalb geht der Registerinhalt bei anliegender Haltespannung auch nach dem Abschalten des Rechners nicht verloren.
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| Name | Erklärung |
| S0, S1, S2 | die Binärkombination der Steuersignale legt die ALU-Operation fest |
| EC | ein aktives EC bewirkt die Negierung des Operanden EB am Eingang der ALU |
| UIG | ein aktives UIG übergibt an alle ALU-Bits ein Übertragssignal |
| EOUT | ein aktives EOUT steuert die Ausgangstreiber für das ALU-Ergebnisdatenwort. Erst mit aktivem EOUT wird das Ergebnis der ALU-Operation an das Ausgaberegister übergeben und erscheint damit sofort auf dem internen CPU-Bus |
| EUOL | bei aktivem EUOL wird die Übertragkette "nach links" innerhalb der ALU aktiv |
| EUOR | bei aktivem EUOR wird die Übertragkette "nach rechts" innerhalb der ALU aktiv |
| UIL | bei aktivem UIL wird ein Übertrag in die höchstwertige ALU-Bitstelle 7 übergeben, auch wenn durch EUOL=0 die Übertragskette inaktiv ist! |
| UIR | bei aktivem UIR wird ein Übertrag in die niederwertigste ALU-Bitstelle 0 übergeben, auch wenn durch EUOR=0 die Übertragskette inaktiv ist! |
Am Ausgang UOL wird der Übertrag der höchstwertigen ALU-Bitstelle 7 ausgegeben.
Der Ausgang ist nur aktiv, wenn EUOL aktiv ist, ansonsten ist der Ausgang hochohmig.
Am Ausgang UOR wird der Übertrag der niederwertigsten ALU-Bitstelle 0 ausgegeben.
Der Ausgang ist nur aktiv, wenn EUOR aktiv ist, ansonsten ist der Ausgang hochohmig.
Das OUT-Ausgaberegister gibt das Ergebnisdatenwort der ALU ungepuffert an den CPU-Datenbus aus.
Gleichzeitig erfolgt die ZERO und SIGN-Erkennung.
Der Ausgang ZERO ist aktiv, wenn auf dem CPU-Datenbus das Datenwort 0(0x00) erkannt wird.
Der ZERO-Ausgang ist bei hochohmigem Datenbus ebenfalls aktiv.
Am Ausgang SIGN wird der Zustand des höherwertigsten Datenbits des CPU-Datenbusses ausgegeben.
Bei vorzeichenbehafteten Binärzahlen gibt diese Stelle das Vorzeichen an.
Ist die Bitstelle 7 mit dem logischen Pegel 1(12V) belegt, so bedeutet dies, dass das Datenwort als negativ interpretiert wird und der SIGN-Ausgang ist aktiv, ansonsten ist er inaktiv.
Das Ausgaberegister reagiert also auf alle Datenworte des CPU-Datenbusses!!! und auf ALU-Ergebnisse nur, wenn sie durch aktives EOUT auf den Datenbus ausgegeben werden.
Das Ausgaberegister kann ebenfalls unabhängig von der ALU zwei Datenworte generieren.
Das darf aber nur bei inaktivem EOUT passieren, da es sonst zu Buskonflikten auf dem CPU-Datenbus kommen kann.
Ist der Eingang SET0 aktiv, dann wird das Datenwort 0x00 auf den CPU-Datenbus ausgegeben.
Ist der Eingang SET1 aktiv, dann wird das Datenwort 0xFF auf den CPU-Datenbus ausgegeben.
Bei gleichzeitiger unerlaubter Aktivierung beider Eingänge hat SET0 Vorrang.
In der Wahrheitstabelle sind nun die einzelnen Pegel zur Umsetzung der ALU-Operationen aufgelistet.
Die ALU bietet noch eine Reihe weiterer Möglichkeiten für Operationen, hier sind aber nur die aufgelistet, die in der CPU angewendet werden.
Durch die Programmsteuerung müssen also, je nach den Vorgaben der Befehlsdecodierung, diese Pegel an den
Eingangsleitungen der ALU erzeugt werden.
0=logisch 0-Pegel, entspricht 0V
1=logisch 1-Pegel, entspricht 12V
H=hochohmiger Zustand
X=beliebiger Zustand
E=Zustand abhängig vom Ergebnis der ALU
A=Datenwort im temporären Register TEMPA
B=Datenwort im temporären Register TEMPB
Freie Eingangsleitungen erkennen den logischen Pegel 0.
| Tri-state | Ausgangssteuerung | ||||||||||||||||||
| Eingangssignale | Ausgangssignale | ||||||||||||||||||
| TEMPA | TEMPB | EC | UIG | UIL | UIR | S0 | S1 | S2 | EUOL | EUOR | EOUT | SET0 | SET1 | OUT | UOR | UOL | ZERO | SIGN | Erläuterung |
| X | X | X | X | X | X | X | X | X | 0 | X | X | X | X | E | E | H | E | E | Der Übertragsausgang UOL ist hochohmig geschaltet, die Übertragskette links ist inaktiv |
| X | X | X | X | X | X | X | X | X | X | 0 | X | X | X | E | H | E | E | E | Der Übertragsausgang UOR ist hochohmig geschaltet, die Übertragskette rechts ist inaktiv |
| X | X | X | X | X | X | X | X | X | X | X | 0 | 0 | 0 | H | E | E | 1 | 0 | Der Datenausgang OUT der ALU ist hochohmig geschaltet |
| SET-Funktionen | Ausgangssteuerung | ||||||||||||||||||
| Eingangssignale | Ausgangssignale | ||||||||||||||||||
| TEMPA | TEMPB | EC | UIG | UIL | UIR | S0 | S1 | S2 | EUOL | EUOR | EOUT | SET0 | SET1 | OUT | UOR | UOL | ZERO | SIGN | Erläuterung |
| X | X | X | X | X | X | X | X | X | X | X | 0 | 0 | 0 | H | E | E | 1 | 0 | Der Datenausgang OUT der ALU ist hochohmig geschaltet |
| X | X | X | X | X | X | X | X | X | X | X | 0 | 1 | 0 | 0x00 | E | H | 1 | 0 | Der Datenausgang gibt das Datenwort 0x00 aus |
| X | X | X | X | X | X | X | X | X | X | X | 0 | 0 | 1 | 0xFF | H | E | 0 | 1 | Der Datenausgang gibt das Datenwort 0xFF aus |
| X | X | X | X | X | X | X | X | X | X | X | 0 | 1 | 1 | 0x00 | E | E | 1 | 0 | Der Datenausgang gibt das Datenwort 0x00 aus |
| UND-Funktionen | logische Operation | ||||||||||||||||||
| Eingangssignale | Ausgangssignale | ||||||||||||||||||
| TEMPA | TEMPB | EC | UIG | UIL | UIR | S0 | S1 | S2 | EUOL | EUOR | EOUT | SET0 | SET1 | OUT | UOR | UOL | ZERO | SIGN | Erläuterung |
| A | B | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | A and B | H | H | E | E | Die Operanden A und B werden durch logisches Und verknüpft |
| A | B | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | A and (not B) | H | H | E | E | Operand A und das Binärkomplement von B werden durch logisches Und verknüpft |
| A | B | 0 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | not(A and B) | H | H | E | E | Die Operanden A und B werden durch logisches Und verknüpft und das Ergebnis negiert |
| A | B | 1 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | not(A and (not B)) | H | H | E | E | Operand A und das Binärkomplement von B werden durch logisches Und verknüpft und das Ergebnis negiert |
| EXKLUSIVODER-Funktionen | logische Operation | ||||||||||||||||||
| Eingangssignale | Ausgangssignale | ||||||||||||||||||
| TEMPA | TEMPB | EC | UIG | UIL | UIR | S0 | S1 | S2 | EUOL | EUOR | EOUT | SET0 | SET1 | OUT | UOR | UOL | ZERO | SIGN | Erläuterung |
| A | B | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | A xor B | H | H | E | E | Die Operanden A und B werden durch logisches Exklusiv-Oder verknüpft |
| A | B | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | A xor (not B) | H | H | E | E | Operand A und das Binärkomplement von B werden durch logisches Exklusiv-Oder verknüpft |
| A | B | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | not(A xor B) | H | H | E | E | Die Operanden A und B werden durch logisches Exklusiv-Oder verknüpft und das Ergebnis negiert |
| A | B | 1 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | not(A xor (not B)) | H | H | E | E | Operand A und das Binärkomplement von B werden durch logisches Exklusiv-Oder verknüpft und das Ergebnis negiert |
| ODER-Funktionen | logische Operation | ||||||||||||||||||
| Eingangssignale | Ausgangssignale | ||||||||||||||||||
| TEMPA | TEMPB | EC | UIG | UIL | UIR | S0 | S1 | S2 | EUOL | EUOR | EOUT | SET0 | SET1 | OUT | UOR | UOL | ZERO | SIGN | Erläuterung |
| A | B | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | A or B | H | H | E | E | Die Operanden A und B werden durch logisches Oder verknüpft |
| A | B | 1 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | A or (not B) | H | H | E | E | Operand A und das Binärkomplement von B werden durch logisches Oder verknüpft |
| A | B | 0 | 1 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | not(A or B) | H | H | E | E | Die Operanden A und B werden durch logisches Oder verknüpft und das Ergebnis negiert |
| A | B | 1 | 1 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | not(A or (not B)) | H | H | E | E | Operand A und das Binärkomplement von B werden durch logisches Oder verknüpft und das Ergebnis negiert |
| Komplement-Funktionen | logische Operation | ||||||||||||||||||
| Eingangssignale | Ausgangssignale | ||||||||||||||||||
| TEMPA | TEMPB | EC | UIG | UIL | UIR | S0 | S1 | S2 | EUOL | EUOR | EOUT | SET0 | SET1 | OUT | UOR | UOL | ZERO | SIGN | Erläuterung |
| X | B | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | B | H | H | E | E | Das Ergebnis ist mit dem Operanden B identisch |
| X | B | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | not B | H | H | E | E | Binärkomplement von B |
| X | B | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | not( B) | H | H | E | E | Binärkomplement von B |
| X | B | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | not((not B)) | H | H | E | E | Das Ergebnis ist mit dem Operanden B identisch |
| 0x00 | B | 1 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 0 | 1 | 0 | 0 | COMP B | E | H | E | E | Das Ergebnis ist 0-B (entgegengesetzte Zahl) |
| Linksschiebe-Funktion | logische Operation | ||||||||||||||||||
| Eingangssignale | Ausgangssignale | ||||||||||||||||||
| TEMPA | TEMPB | EC | UIG | UIL | UIR | S0 | S1 | S2 | EUOL | EUOR | EOUT | SET0 | SET1 | OUT | UOR | UOL | ZERO | SIGN | Erläuterung |
| A | X | 0 | 0 | 0 | X | 0 | 0 | 0 | 1 | 0 | 1 | 0 | 0 | A<UIR | H | A[7] | E | E | Der Inhalt des Operanden A wird um eine Binästelle nach links verschoben, in das niederwertigste Bit wird das Signal UIR geschoben. |
| Rechtsschiebe-Funktion | logische Operation | ||||||||||||||||||
| Eingangssignale | Ausgangssignale | ||||||||||||||||||
| TEMPA | TEMPB | EC | UIG | UIL | UIR | S0 | S1 | S2 | EUOL | EUOR | EOUT | SET0 | SET1 | OUT | UOR | UOL | ZERO | SIGN | Erläuterung |
| A | X | 0 | 0 | X | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | UIL>A | A[0] | H | E | E | Der Inhalt des Operanden A wird um eine Binästelle nach rechts verschoben, in das höherwertigste Bit wird das Signal UIL geschoben. |
| Addition | arithmetische Operation | ||||||||||||||||||
| Eingangssignale | Ausgangssignale | ||||||||||||||||||
| TEMPA | TEMPB | EC | UIG | UIL | UIR | S0 | S1 | S2 | EUOL | EUOR | EOUT | SET0 | SET1 | OUT | UOR | UOL | ZERO | SIGN | Erläuterung |
| A | B | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 0 | A+B | H | CARRY | E | E | Die Operanden A und B werden addiert, der Ausgang UOL führt ein CARRY=1, wenn die vorzeichenlose Addition überläft. |
| A | B | 0 | 0 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 0 | A+B+1 | H | CARRY | E | E | Die Operanden A und B werden addiert und das Ergebnis um 1 erhöht, der Ausgang UOL führt ein CARRY=1, wenn die vorzeichenlose Addition überläft. |
| A | B | 0 | 0 | 0 | X | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 0 | A+B+UIR | H | CARRY | E | E | Die Operanden A und B und der Wert von UIR werden addiert, der Ausgang UOL führt ein CARRY=1, wenn die vorzeichenlose Addition überläft. |
| Subtraktion | arithmetische Operation | ||||||||||||||||||
| Eingangssignale | Ausgangssignale | ||||||||||||||||||
| TEMPA | TEMPB | EC | UIG | UIL | UIR | S0 | S1 | S2 | EUOL | EUOR | EOUT | SET0 | SET1 | OUT | UOR | UOL | ZERO | SIGN | Erläuterung |
| A | B | 1 | 0 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 0 | A-B | H | CARRY | E | E | Vom Operanden A wird B subtrahiert, Der Ausgang UOL führt ein CARRY=1, wenn die vorzeichenlose Subtraktion überläft. |
| A | B | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 0 | A-B-1 | H | CARRY | E | E | Vom Operanden A wird B subtrahiert und das Ergebnis um 1 verringert, der Ausgang UOL führt ein CARRY=1, wenn die vorzeichenlose Subtraktion überläft. |
| A | B | 1 | 0 | 0 | X | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 0 | A-B-1+UIR | H | CARRY | E | E | Vom Operanden A wird B subtrahiert, das Ergebnis um 1 verringert und UIR dazuaddiert, der Ausgang UOL führt ein CARRY=1, wenn die vorzeichenlose Subtraktion überläft. |
Schaut man sich die Wahrheitstabelle an, dann stellt man fest, dass die ALU prinzipiell alle übertragsfreien Logikfunktionen auf 8-Bit breite Register anwenden kann. Bei Logikfunktionen mit zwei Parametern A und B sind folgende 16 Ergebnisfunktionen E0..EF denkbar.
| Eingangssignale | Ausgangssignale | ||||||||||||||||
| A | B | E0 | E1 | E2 | E3 | E4 | E5 | E6 | E7 | E8 | E9 | EA | EB | EC | ED | EE | EF |
| 0 | 0 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 |
| 0 | 1 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 1 |
| 1 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 |
| 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
Die ALU ist über zwei 40-polige Pfostenstecker mit dem CPU-Bus verbunden.
Der Stecker P1 enthält die Datenbusleitungen, die Steuersignale der temporären Register, sowie deren Stromversorgungsanschlüsse.
Der Stecker P2 enthält die ALU-Steuerleitungen.
Ein 5¼Zoll-Powerconnector dient der Stromversorgung des ALU-Blocks.
| Die Belegung des Steckverbinders P1 (ALU-Datenbus) ist: | |||
| Pin | Name | Funktion | Pegel |
| 1 | DB0 | Dateneingang/ausgang 0 | 0V,12V,H |
| 2 | frei | keine Belegung | H |
| 3 | DB1 | Dateneingang/ausgang 1 | 0V,12V,H |
| 4 | frei | keine Belegung | H |
| 5 | DB2 | Dateneingang/ausgang 2 | 0V,12V,H |
| 6 | frei | keine Belegung | H |
| 7 | DB3 | Dateneingang/ausgang 3 | 0V,12V,H |
| 8 | frei | keine Belegung | H |
| 9 | DB4 | Dateneingang/ausgang 4 | 0V,12V,H |
| 10 | frei | keine Belegung | H |
| 11 | DB5 | Dateneingang/ausgang 5 | 0V,12V,H |
| 12 | frei | keine Belegung | H |
| 13 | DB6 | Dateneingang/ausgang 6 | 0V,12V,H |
| 14 | frei | keine Belegung | H |
| 15 | DB7 | Dateneingang/ausgang 7 | 0V,12V,H |
| 16 | frei | keine Belegung | H |
| 17 | GND | Stromversorgung | 0V |
| 18 | frei | keine Belegung | H |
| 19 | GND | Stromversorgung | 0V |
| 20 | frei | keine Belegung | H |
| 21 | GND | Stromversorgung | 0V |
| 22 | frei | keine Belegung | H |
| 23 | GND | Stromversorgung | 0V |
| 24 | frei | keine Belegung | H |
| 25 | +12V | Stromversorgung | 12V |
| 26 | frei | keine Belegung | H |
| 27 | +12V | Stromversorgung | 12V |
| 28 | frei | keine Belegung | H |
| 29 | +24V | Stromversorgung | 24V |
| 30 | frei | keine Belegung | H |
| 31 | +24V | Stromversorgung | 24V |
| 32 | frei | keine Belegung | H |
| 33 | CLEARB | Steuereingang Lösche TEMPB | 0V,12V,H |
| 34 | ZERO | Ausgang ZERO | 0V,12V |
| 35 | WRITEB | Steuereingang Schreibe TEMPB | 0V,12V,H |
| 36 | SET0 | Steuereingang SET0 | 0V,12V,H |
| 37 | CLEARA | Steuereingang Lösche TEMPA | 0V,12V,H |
| 38 | SIGN | Ausgang SIGN | 0V,12V |
| 39 | WRITEA | Steuereingang Schreibe TEMPA | 0V,12V,H |
| 40 | SET1 | Steuereingang SET1 | 0V,12V,H |
| Die Anschlussleitungen an P2 (ALU-Steuerbus) haben folgende Bedeutungen: | |||
| Pin | Name | Funktion | Pegel |
| 1 | S1 | Eingangsbit zur Operationssteuerung | 0V,12V,H |
| 3 | S2 | Eingangsbit zur Operationssteuerung | 0V,12V,H |
| 5 | S0 | Eingangsbit zur Operationssteuerung | 0V,12V,H |
| 7 | EC | Eingangsbit für die XOR-Funktion auf das Eingangsbit EB | 0V,12V,H |
| 9 | frei | keine Belegung | H |
| 11 | frei | keine Belegung | H |
| 13 | frei | keine Belegung | H |
| 15 | EOUT | Steuereingang für den ALU Datenausgang | 0V,12V,H |
| 17 | UIG | Eingangsbit für generellen Übertrag aus der Befehlssteuerung | 0V,12V,H |
| 19 | UIL | Eingangsbit für den Übertrag in die niederwertigste Bitstelle der ALU | 0V,12V,H |
| 21 | UIR | Eingangsbit für den Übertrag in die höherwertigste Bitstelle der ALU | 0V,12V,H |
| 23 | frei | keine Belegung | H |
| 25 | UOR | Übertragsausgang der höherwertigsten Bitstelle der ALU | 0V,12V,H |
| 27 | UOL | Übertragsausgang der niederwertigsten Bitstelle der ALU | 0V,12V,H |
| 29 | frei | keine Belegung | H |
| 31 | EUOL | Steuereingang zur Aktivierung der Übertragskette von der niederwertigsten zur höherwertigsten ALU-Bitstelle | 0V,12V,H |
| 33 | frei | keine Belegung | H |
| 35 | EUOR | Steuereingang zur Aktivierung der Übertragskette von der höherwertigsten zur niederwertigsten ALU-Bitstelle | 0V,12V,H |
| 37 | GND | Signalmasse | 0V |
| 39 | GND | Signalmasse | 0V |
| 2..40 | frei | keine Belegung | H |
| Der Stecker P3 ist ein 4-poliger 5¼Zoll PC-Stromversorgungsstecker. Die Belegung ist: | |||
| Pin | Name | Funktion | Pegel |
| 1 | +12V | Versorgungsspannung +12V | 12V |
| 2 | GND | Masse 0V | 0V |
| 3 | GND | Masse 0V | 0V |
| 4 | frei | keine Belegung | H |
Da die ALU eine wichtige und in sich abgeschlossene Funktionseinheit darstellt, wird sie in den Übersichtsschaltplänen der CPU durch ein Ersatzschaltbild dargestellt. Da es für das Verständnis der Funktionsweise der CPU insgasamt nicht von entscheidender Bedeutung ist, wie die ALU im Innern aufgebaut ist, ist die Erfassung als Funktionsblock ausreichend. Wichtig für die weitere Verschaltung sind daher nur die Anschlussleitungen des ALU-Daten- und Steuerbusses, die die Verbindung zur CPU herstellen.
Die ALU des Relaisrechners besitzt einen umfassenden Satz von Operationen mit denen die Daten bearbeitet werden können. Durch die temporären Register an den ALU-Eingängen können Daten aus den Arbeitsregistern oder von der Befehlsdecodierung entgegen genommen werden und beliebig lange zwischengespeichert werden. Dadurch kann der interne Datenbus der CPU zwischenzeitlich für andere Transportoperationen benutzt werden. Das erleichtert die Arbeit der Mikrocodesteuerung erheblich. Das Ergebnisdatenwort der ALU kann ebenfalls frei innerhalb der CPU transportiert werden.
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ALU-Turm von vorn
Von links nach rechts sind eine Anzeigenplatine, die acht 1-bit-ALUs, der ALU-Controller mit Stromversorgungsanschluss und Steuerbuskabel und ganz rechts die beiden temporären Eingaberegister und das Ausgangsregister mit dem Datenbuskabel zu sehen.
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ALU von hinten
An der Rückseite ist die Flachbandverkabelung für den internen ALU-Bus zu erkennen.
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Bei einem Schreibzugriff auf ein temporäres Register muss der Datenbus mit dem zu schreibenden Datenwort belegt werden.
Sofort nachdem die Daten stabil am Bus anliegen, kann das Signal WRITEX (WRITEA für TEMPA und WRITEB für TEMPB) aktiv geschaltet werden.
Das WRITEX Signal muss die Mindestzeit T aktiv bleiben.
Wenn WRITEX wieder inaktiv ist, ist die Schreiboperation abgeschlossen.
Die Daten erscheinen nach dem Aktivieren des WRITEX Signals spätestens nach der Zeit T am Eingang des ALU-Blocks.
Es ist also unerheblich, wie lange das WRITEX-Signal nach der Datenübername noch aktiv bleibt.
Dei Schreiboperationen wird das Datenwort auf dem Datenbus mit dem aktuellen Inhalt des ausgewählten Registers immer durch ein logisches ODER verknüpft.
Das bedeutet, das alle Bitstellen des Datenwortes mit logisch 1 in das Register übernommen werden.
Um das Register mit einem neuen Datenwort zu beschreiben, muss es vorher also mit einer Löschoperation mit dem Wert 0x00 geladen werden.
Das kann z.B. durch eine kombinierte Lösch/Schreiboperation erreicht werden.
Bei einem Löschzugriff auf ein temporäres Register wird nicht auf den Datenbus zugegriffen, sein Zustand kann also beliebig sein und beeinflusst die Löschoperation nicht.
Spätestens nach einer Zeit T nach Aktivierung des Signals CLEARX (CLEARA für TEMPA und CLEARB für TEMPB) wird der Inhalt des Registers gelöscht und das Datenwort 0x00 an den Eingang des ALU-Blocks weitergegeben.
Mit dem inaktiv schalten des Signals CLEARX ist die Löschoperation abgeschlossen.
Beim kombinierten Lösch- und Schreibzugriff wird das ausgewählte Register gelöscht, bevor das neue Datenwort im Register abgelegt wird.
Dazu muss der Datenbus mit dem zu schreibenden Datenwort belegt werden.
Die Steuersignale WRITEX und CLEARX (WRITEA und CLEARA für TEMPA, sowie WRITEB und CLEARB für TEMPB)werden gleichzeitig aktiviert.
Nach einer Zeit von maximal T ist die Löschoperation abgeschlossen und CLEARX wird inaktiv geschaltet.
Nach einer weiteren Dauer von maximal T ist die Schreiboperation abgeschlossen und das Datenwort wird an den Eingang des ALU-Blocks ausgegeben.
Nach der Inaktivierung von WRITEX ist die Lösch/Schreiboperation abgeschlossen.