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Der 4-bit-Binärzähler

1. Einleitung

   Der Programmzähler der CPU besteht aus einem asynchronen 12-bit Binärzähler. Dieser ist auf drei Platinen im Format 160mmx100mm verteilt, von denen jede einen 4-bit-Vorwärtszähler trägt. Der Zähler besitzt einen Takteingang, einen Übertragsausgang, vier Stelleingänge, vier Zählerausgänge und einen Reseteingang. Der Zähler besteht aus vier flankengetriggerten RS-Flip-Flops, die in einer Kette zusammengeschaltet sind.
   Die Schaltung stellt einen Kompromiss dar. Die Vorteile der Schaltung liegen im geringen Bauteilaufwand, da pro Zählstufe nur 2 Relais benötigt werden. Die Nachteile sind jedoch auch nicht zu übersehen. Der Zähler ist ein Asynchronzähler und der Nachteil besteht darin, dass das Taktsignal von Flip-Flop zu Flip-Flop weitergegeben wird. Dadurch dauert es im ungünstigsten Fall 12T (12 Relaisschaltzeiten), bis der Zählerstand vollständig incrementiert ist. Das muss in der Ablaufsteuerung der CPU beachtet werden. Wenn der aktuelle Befehl kein Sprungbefehl ist, muss man in der Befehlsdecodierung sofort die Erhöhung des Programmzählers auslösen. Dadurch erreicht man, dass während der Befehlsdecodierung genügend Zeit zur Verfügung steht um den Programmzählerstand zu incrementieren. Wenn die Befehlsdecodierung abgeschlossen ist, kann somit der nächste Befehl geladen werden kann. Das Incrementieren des Programmzählers und die Befehlsdecodierung müssen also parallel ablaufen, der aktuelle Befehl muss deshalb zwischengespeichert werden. Ein Synchronzähler wäre also sinnvoller, der Bauteilaufwand wäre aber ungleich höher, da dafür D-Flip-Flops notwendig wären und damit 4 Relais pro Zählstufe eingesetzt werden müssten, statt nur zwei Flip-Flops. Der zweite Nachteil liegt in der verwendung von polarisierten Elektrolytkondensatoren im Takteingang. Diese Kondensatoren sind notwendig, da die Zählstufen flankengetriggert sein müssen. Das bedeutet, dass der Schaltvorgang des Flip-Flops mit der steigenden Flanke des Taktsignals ausgelöst wird. Da die Relais zum Anziehen einen beträchtlichen Strom von ca. 30mA benötigen, muss der Kondensator eine entsprechend hohe Kapazität besitzen. Damit kamen nur Elektrolytkondensatoren in Frage, jedoch werden diese in bestimmten Phasen des Schaltvorganges falsch gepolt, sodass sich die Lebensdauer der Kondensatoren verkürzt. Da ungepolte Kondensatoren wegen des deutlich höheren Preises ausschieden, habe ich mich für Elektrolytkondensatoren mit 50V Spannungsfestigkeit entschieden, sodass sie mit der Falschpolung von ca. 5V wohl gut zurecht kommen sollten. Um das RESET-Signal dominant zu machen, wurde ein Schaltungskniff angewendet. Die RESET-Leitung versorgt bei inaktivem RESET-Signal mit dem Logikpegel 0 (0V) die Relais f&uum;r den invertierten Flip-Flop-Ausgang. Dadurch wird erreicht, dass bei aktivem RESET sofort alle Zählstufen in den entsprechenden stabilen Zustand geschaltet werden und an das jeweils folgende Flip-Flop über den Takteingang keine aktiven Flanken weitergegeben werden, was zu Problemen beim RESET führen würde. besondere Sollte sich das nicht bewähren, so muss eine andere Lösung gefunden werden.

2. Die Schaltung des 4-bit-Zählers

   Auf dem folgenden Bild ist die Schaltung des 4-bit-Zählers dargestellt.
   
   

3. Funktionsweise der Schaltung

   Um die Funktionsweise der obigen Schaltung zu verstehen, soll nur ein einzelnes der Flip-Flops betrachtet werden. Die Relais REL1 und REL2 bilden zusammen mit den Dioden D1 bis D6 zwei NOR-Gatter. Die Dioden an den Relaisanschlüssen 1 realisieren die ODER-Funktion und die Relais arbeiten als Inverter. Das soll kurz an Relais REL1 verdeutlicht werden. Wenn die Dioden D1, D2 und D3 alle gesperrt sind, an den Anoden der Dioden also der Logikpegel 0 (0V) anliegt, ist das Relais REL1 abgefallen. Damit sind die Kontakte REL1[3,5] verbunden und am Ausgang A des Relais an Kontakt REL1[3] wird der Logikpegel 1 (12V) ausgegeben. Wird nun eine dieser Dioden leitend, da an mindestens einer der Anoden der Logikpegel 1 (12V) anliegt, so fließt ein Strom und das Relais zieht an. Damit sind jetzt die Relaiskontakte REL1[3,4] verbunden und am Ausgang des Relais erscheint der Logikpegel 0 (0V). Das Relais bleibt also abgefallen, wenn alle Eingänge der Diodenverknüpfung den Logikpegel 0 führen und am Ausgang erscheint der Logikpegel 1. Wird mindestens eine der Dioden (oder mehrere) mit dem Logikpegel 1 belegt, so zieht das Relais an und der Ausgang schaltet auf den Logikpegel 0 um. Es reicht also ein Logikpegel 1 an einer der Dioden, um den Ausgang nach Logikpegel 0 zu zwingen. Damit arbeitet die Relaisschaltung als Nicht-ODER-Gatter (NOR). Beim Relais REL2 verhält es sich genauso. Die Dioden D1 und D6 bilden den R und S-Eingang des Flip-Flops zum Setzen und Resetten. Die Dioden D2 und D5 führen zum Differenzierglied am Takteingang CLK, das für die Flankensteuerung des Flip-Flops zuständig ist. Mit den RC-Schaltungen (C1, C2, R1 und R2) wird erreicht, dass das Flip-Flop auf einen Pegelübergang von 0->1 reagiert und damit flankengesteuert bei einer steigenden Flanke am Takteingang umschaltet. Die Dioden D3 und D4 verbinden den Eingang eines NOR-Gatters jeweils mit dem Ausgang des anderen NOR-Gatters, wodurch das RS-Flip-Flop gebildet wird. Eine Besonderheit ist die Diode D30. Diese sorgt dafür, dass das RESET-Signal dominant ist. Das bedeutet, dass bei gleichzeitiger Ansteuerung von R und S-Eingang mit Logikpegel 1 ein definierter Zustand im Flip-Flop angenommen wird, sodass der S-Eingang wirkungslos bleibt. Damit gerät das Flip-Flop beim Übergang zu S=R=0 nicht in einen unbestimmten Zustand und eventuell auftretende Taktsignale bleiben beim Resetten ebenfalls wirkungslos. Dadurch wird die Stabilität der Schaltung beim Resetten und Setzen garantiert. Bei inaktivem Reset (R=0) ist der Anschluss 2 des Relais 1 über die Diode D30 mit Masse (GND) verbunden und das Relais funktioniert als Inverter. Bei aktivem Reset (R=1) zieht das Relais REL2 an und da die Diode D30 sperrt, ist REL1 abgefallen, unabhängig von den Pegeln an den Dioden D1..D3. Damit greift das aktive Reset-Signal also auf beide Gatter durch, egal ob der Setzeingang S aktiv ist oder ob eine steigende Taktflanke an CLK eintrifft. Damit ist von den beiden Relais REL1 und REL2 immer eines angezogen und das andere abgefallen, egal welche Logikpegel an den Steuereingängen R und S anliegen. Durch eine steigende Flanke am Takteingang soll nun bewirkt werden, das die Relais beide ihren Zustand wechseln. Das angezogene Relais soll also abfallen und das abgefallene Relais soll anziehen. Dabei übernehmen die Widerstände R1 und R2 eine wichtige Rolle. Sie stellen eine Gegenkopplung dar und geben einen Teil des Ausgangspegels der NOR-Gatter wieder auf den Eingang des Gatters zurück. Die Widerstände sind so bemessen, dass der Stromfluss durch den Widerstand bei einem abgefallenen Relais nicht ausreicht um das Relais zum anziehen zu bringen. Wird der Widerstand zu klein gewählt, so würden sich die Relais selbst erregen, denn ein abgefallenes Relais würde am Ausgang (Anschluss 3) ja Logikpegel 1 (12V) führen, wodurch durch den Widerstand ein Strom in die Relaisspule fließen würde. Dadurch würde das Relais anziehen, am Ausgang den Logikpegel 0 ausgeben und damit den Strumfluss durch den Widerstand unterbrechen, wodurch es wieder abfallen würde und so weiter und so fort. Der Wert des Widerstandes wurde experimentell ermittelt und ist vom Relaistyp abhängig. Nehmen wir nun an, dass die Steuereingänge R, S, sowie der Takteingang CLK den Logikpegel 0 führen. Weiterhin nehmen wir an, dass das Relais REL1 abgefallen ist und Relais REL2 anzieht. Durch den Widerstand R1 fließt nun ein kleiner Strom durch die Relaisspule und ein Ladestrom zum Kondensator C1. Dieser läd sich dabei auf eine Spannung von ca. 5 bis 6Volt auf, das Relais ist damit kurz davor anzuziehen. Das angezogene Relais REL2 liegt mit Anschluss 3 auf Logikpegel 0, sodass durch den Widerstand R2 kein Strom in die Relaisspule fließen kann, denn die Diode D5 ist auf jeden Fall gesperrt, da über die Diode D4 der Logikpegel 1 vom Ausgang des Relais 1 ja an den Anschluss REL2[1] der Relaisspule geführt wird. Dort liegt eine Spannung von ca. 11V an. Sollte der Kondensator C2 eventuell noch geladen sein, so wird er über R2 in kurzer Zeit enladen. Wechselt der Logikpegel am Eingang CLK nun von 0 zu 1, so steigt die Spannung an den Anoden der Dioden D2 und D5 schlagartig um 12V an. An der Anode der Diode D2 steht damit kurzzeitig eine Spannung von ca. 17Volt, denn der Kondensator wurde ja vorher schon mit ca. 5V über R1 aufgeladen. Damit zieht das Relais REL1 nun sicher an, denn durch den Stromfluss durch R1 und die Ladung des Kondensators C1 war das Relais ja schon kurz vor dem Anziehen. Die Spannung von 17Volt an der Anode der Diode D2 wird sich nun absenken, da der Ladestrom hauptsächlich durch die Relaisspule von Relais REL1 fließt. Am Relais REL2 bewirkt der Spannungsanstieg an der Anode von D4 nichts, denn das Relais ist bereits angezogen, der Ladestrom fließt vollständig über den Widerstand R2 und bewirkt, dass die Spannung an der Anode von D5 schnell wieder bis auf 0V absinkt. Relais REL1 zieht also an und der Ausgang des Relais wechselt nach Logikpegel 0. Damit sperrt nun die Diode D4, durch die Relais REL2 bisher angezogen blieb und das Relais fällt ab. Eventuelle Restladungen auf C2 könnten das Relais eventuell noch für einen winzigen Moment halten, aber der Stromfluss durch Relaisspule und Widerstand R2 bewirkt ein schnelles abfallen des Relais. Damit wechselt der Ausgang REL2[3] nach Logikpegel 1 und der Kondensator C2 wird wieder geladen, sodass das Relais REL2 aber nicht wieder anzieht. Das Flip-Flop hat also seinen Zustand gewechselt. Die nächste steigende Flanke an CLK bewirkt nun auf ähnliche Weise, dass das Relais REL2 anzieht und Relais REL1 wieder abfällt. Eine fallende Flanke von 1->0 am Eingang CLK hat keinen Einfluss auf den Zustand des Flip-Flops, da die Spannung an den Anoden der Dioden D2 und D5 dabei um 12V absinkt und die Dioden gesperrrt werden.

   Im Prinzipschaltbild links ist nun die Verschaltung der beiden NOR-Gatter in einer Zählerstufe zu sehen. Alle Bauelemente, die für die Funktion nicht unbedingt nötig sind, wurden weggelassen. Gatter 1 besitzt die Eingänge E1.1, E1.2 und E1.3, sowie den Ausgang A1 und an Gatter 2 sind es die Eingänge E2.1, E2.2 und E2.3, sowie der Ausgang A2. Einschaltmoment Im Moment des Einschaltens, wenn der Zähler mit Spannung versorgt wird, ist der Zustand eines solchen Flip-Flops unbestimmt. Wenn die Stromversorgung eingeschaltet wird, sind die Relais zunächst noch abgefallen und wird nehmen an, dass die Eingänge R, S und CLK durch die Befehlsdecodierung noch nicht angesteuert werden und damit auf Logikpegel 0 liegen.. Wenn die Versorgungsspannung anliegt, führen deshalb die Ausgänge A1 und A2 den Logikpegel 1, der sofort an die Eingänge E1.3 und E2.3 weitergeleitet wird. Damit ziehen beide Relais an und die Ausgänge schalten auf den Logikpegel 0 um. Nun sind wieder alle Eingänge auf Logikpegel 0 und die Relais fallen ab. Deshalb wechseln die Ausgänge wieder nach Logikpegel 1 und das Spiel beginnt von neuem. In der Praxis ist es so, dass die Relais unterschiedlich schnell anziehen und die Schaltung nach einer gewissen Zeit einen stabilen Zustand findet, die Schwingneigung der Schaltung ist aber im Einschaltmoment deutlich hörbar. Im Ergebnis zeigt der Zähler irgendeinen zufälligen Zählerstand an. Deshalb ist es unbedingt notwendig, dass der Zähler durch die Ablaufsteuerung der CPU nach dem Einschalten initialisiert wird und mit dem Zählerstand 0 beginnt. Initialisierung Die Initialisierung sorgt dafür, dass der Zähler nach dem Einschalten beim Zählerstand 0 beginnt, da sich an der Adresse 0 das erste Befehlswort des Programms befindet. Dazu muss nach dem Einschalten der Eingang R mit dem Logikpegel 1 beschaltet werden. Dadurch zieht Relais REL2 an und REL1 fällt durch die Strobeschaltung über Diode D30 ab. Damit erscheint am Ausgang A2 der Logikpegel 0 und am Ausgang A1 der Logikpegel 1. Dieser wird über Eingang E2.3 an das Gatter 2 geführt, sodass das Relais REL2 auch angezogen bleibt, wenn das Signal am Reseteingang R wieder auf 0 wechselt. Im initialisierten Zustand führen also die Eingänge R, S und CLK den Logikpegel 0 und der Ausgang A1 gibt den Logikpegel 1 aus und der Ausgang A2 den Logikpegel 0. Da die Ausgänge des Gatters 2 aller Zählstufen als Adressleitungen für den Programmspeicher genutzt werden, steht der gesamte Programmzähler nach der Initialisierung auf dem Zählerstand 0. Setzen des Flip-Flops Bei Sprungbefehlen ist es notwendig, das der Zählerstand durch die Ablaufsteuerung in der CPU auf einen neuen Wert eingestellt wird, da das Programm ja bei einem Sprung an einer anderen Stelle im Programmspeicher fortgesetzt werden soll. Wenn also eine Bitstelle des Programmzählers 1 gesetzt werden soll, dann bedeutet das, dass der Ausgang A2 des Flip-Flops also den Logikpegel 1 führen soll. Es muss also erzwungen werden, dass Relais REL2 im Gatter 2 abfällt. Das wird erreicht, indem die Ablaufsteuerung die Eingänge R und CLK auf Logikpegel 0 lässt und den Eingang S (Setzeingang) mit Logikpegel 1 beschaltet. Egal in welchem Zustand sich das Flip-Flop befindet, das Relais REL1 zieht auf jeden Fall an und der Ausgang A1 führt Logikpegel 0, der an den Eingang E2.3 geleitet wird. Damit muss das Relais im Gatter 2 abfallen, denn alle Eingänge E2.1...E2.3 führen 0-Pegel. Der Ausgang A2 führt damit also Logikpegel 1 und hält das Relais im Gatter 1 auch angezogen, wenn der Eingang S nun wieder auf Logikpegel 0 wechselt. Das Flip-Flop verharrt also weiter in diesem Zustand, obwohl der Eingang S wieder abgeschaltet wurde. Rücksetzen des Flip-Flops Soll eine Bitstelle des Programmzählers auf 0 gesetzt werden, so muss das Relais REL2 auf jeden Fall anziehen. Das erreicht man ähnlich wie das Setzen des Flip-Flops. Wenn die Bitstelle auf 0 gesetzt werden soll, dann bedeutet das, dass der Ausgang A2 des Flip-Flops also den Logikpegel 0 führen soll. Es muss also erzwungen werden, dass Relais REL2 im Gatter 2 anzieht. Das wird erreicht, indem die Ablaufsteuerung die Eingänge S und CLK auf Logikpegel 0 lässt und den Eingang R (Reseteingang) mit Logikpegel 1 beschaltet. Egal in welchem Zustand sich das Flip-Flop befindet, das Relais REL2 zieht auf jeden Fall an und der Ausgang A2 führt Logikpegel 0, der an den Eingang E1.3 geleitet wird. Über den Strobeeingang des Gatters 1 (Diode D30) wird nun erzwungen, dass das Relais REL1 abfällt. Auch nach dem Wechsel des RESET-Signals bleibt das Relais abgefallen, denn alle Eingänge E1.1...E1.3 führen nun 0-Pegel. Der Ausgang A1 führt damit also Logikpegel 1 und hält das Relais im Gatter 2 auch angezogen, wenn der Eingang R nun wieder auf Logikpegel 0 wechselt. Das Flip-Flop verharrt also weiter in diesem Zustand, obwohl der Eingang R wieder abgeschaltet wurde. Zählbetrieb Im Zählberieb befinden sich die Eingänge R und S auf Logikpegel 0 und das Taktsignal wird bei CLK eingespeist. Das erste Flip-Flop erhält sein Taktsignal aus der Ablaufsteuerung, die folgenden Bitstellen des Zählers werden jeweils mit den /Q-Ausgängen A1 des vorhergehenden Flip-Flops verbunden. Die Flip-Flops reagieren auf die steigende Flanke des Taktsignals und die Verschaltung in einer Kette ergibt einen mehrstelligen Binärzähler.

   Blockschaltbild des Zählers Im Blockschaltbild des 4-bit-Zählers ist die Zusammenschaltung der Flip-Flops zu erkennen. Die Reseteingänge der einzelnen Zählstufen wurden zusammengeschaltet. Die einzelnen Setzeingänge und Q-Ausgänge werden am 20-poligen Stecker herausgeführt. Am Takteingang CLK wird das Taktsignal zugeführt und der Ausgang /QU gibt den Takt an die folgende Zählerstufe weiter.

4. Wahrheitstabelle

   In der Wahrheitstabelle sind nun die einzelnen Pegel zur Zählersteuerung aufgelistet.
   0=logisch 0-Pegel, entspricht 0V
   1=logisch 1-Pegel, entspricht 12V
   H=hochohmiger Zustand
   X=beliebiger Zustand
   

   Reset
   Eingangssignale						Ausgangssignale
   R	S0	S1	S2	S3	CLK	Q0	Q1	Q2	Q3	/QU	Erläuterungen
   1	X	X	X	X	X	0	0	0	0	1	Rücksetzen aller Zählerstufen. Eintreffende Setz- oder Taktsignale bleiben während des Resets wirkungslos.
   Setzen
   Eingangssignale						Ausgangssignale
   R	S0	S1	S2	S3	CLK	Q0	Q1	Q2	Q3	/QU	Erläuterungen
   0	1	1	1	1	0,1,H	1	1	1	1	1	Logikpegel 1 an den Setzeingängen führt zum Setzen des entsprechenden Ausgangs. Eintreffende steigende Taktflanken würden Zählereignisse auslösen.
   0	0,H	0,H	0,H	0,H	0,1,H	X	X	X	X	/Q3	Logikpegel 0 an den Setzeingängen führt zu keiner Veränderung des entsprechenden Ausgangs. Eintreffende steigende Taktflanken würden Zählereignisse auslösen.
   Zählbetrieb
   Eingangssignale						Ausgangssignale
   R	S0	S1	S2	S3	CLK	Q0	Q1	Q2	Q3	/QU	Erläuterungen
   0	0,H	0,H	0,H	0,H	0->1	/Q0	Q1'	Q2'	Q3'	/Q3'	Eine steigende Flanke am Takteingang führt zur Erhöhung des Zählerstandes um 1.
   0	0,H	0,H	0,H	0,H	1->0	Q0	Q1	Q2	Q3	/Q3	Eine fallende Flanke am Takteingang verändert den Zählerstand nicht.
   0	0,H	0,H	0,H	0,H	0,H	Q0	Q1	Q2	Q3	/Q3	Ein fester Logikpegel 0 am Takteingang verändert den Zählerstand nicht.
   0	0,H	0,H	0,H	0,H	1	Q0	Q1	Q2	Q3	/Q3	Ein fester Logikpegel 1 am Takteingang verändert den Zählerstand nicht.

5. Zeitverhalten

   Zeitverhalten bei RESET Das dominante RESET-Signal greift schon nach der Zeit T (T=eine Schaltzeit des Relais) auf die Ausgänge des Zählers durch. Die Ausgänge Q0, Q1, Q2 und Q3 werden auf Logikpegel 0 gesetzt und der Taktübertragsausgang für die nächste Zählerstufe auf Logikpegel 1. Zeitverhalten bei SET Der Logikpegel 0 an den Setzeingängen S0, S1, S2 und S3 hat keinerlei Einfluss auf den Zustand der Zählstufen. Wird einer der SET-Eingänge mit Logikpegel 1 belegt, so wird der Entsrechende Ausgang mit einer Verzögerung von 2T gesetzt. Sollte der Ausgang bereits gesetzt sein, so hat die Ansteuerung des SET-Eingangs keinerlei Auswirkungen auf den Zustand der Zählstufe. Beim Setzen von S3 wird ein Wechsel des Ausgangspegels am Taktübertrag schon nach der Zeit T erreicht, erscheint also früher als an Q3.

   Zeitverhalten im Zählbetrieb
   In den folgenden Diagrammen ist ein vollständiger Zählzyklus des Binärzählers dargestellt. Am Start wird ein Reset durchgeführt und in der Folge sind die Signalverläufe der Ausgänge Q0, Q1, Q2, Q3 und /QU innerhalb von 16 Taktperioden zu erkennen. Im Diagramm sind die Zeitverzögerungen bis zum Setzen der Ausgänge deutlich zu erkennen, die durch die asynchrone Zählweise entstehen. Diese Verzögerungen sind besonders hoch, wenn mehrere aufeinanderfolgende Zählerausgänge von 1->0 wechseln müssen.

   Zählerzustände 0, 1, 2, 3, 4, 5, 6, 7

   Zählerzustände 7, 8, 9, A, B, C, D, E

   Zählerzustände E, F, 0

6. Anschlussbelegung

   Der Zähler ist über einen 20-polige Pfostenstecker mit der Programmzählereinheit verbunden.

   Die Belegung des Steckverbinders P1:
   Pin	Name	Funktion	Pegel
   1	+12V	Stromversorgung	12V
   2	CLK	Takteingang	0V,12V,H
   3	+12V	Stromversorgung	12V
   4	S0	Setzeingang Bit0	0V,12V,H
   5	+12V	Stromversorgung	12V
   6	Q0	Datenausgang Bit0	0V,12V
   7	+12V	Stromversorgung	12V
   8	S1	Setzeingang Bit1	0V,12V,H
   9	R	Reset-Eingang	0V,12V
   10	Q1	Datenausgang Bit1	0V,12V
   11	GND	Stromversorgung	0V
   12	S2	Setzeingang Bit2	0V,12V,H
   13	GND	Stromversorgung	0V
   14	Q2	Datenausgang Bit2	0V,12V
   15	GND	Stromversorgung	0V
   16	S3	Setzeingang Bit3	0V,12V,H
   17	GND	Stromversorgung	0V
   18	Q3	Datenausgang Bit3	0V,12V
   19	GND	Stromversorgung	0V
   20	/QU	Taktausgang	0V,12V

7. Schluss

   Der 4-bit Binärzähler wurde auf einer Platine mit den Abmessungen 160mmx100mm aufgebaut. Insgesamt bilden 3 dieser Platinen den 12bit-Programmzähler der CPU.
   Diese Schaltung ist die erste, mit der ich wirklich unzufrieden bin, da ich beim Schaltungsentwurf die Nachteile der asynchronen Arbeitsweise des Zählers nicht bedacht habe. Sollte sich der Programmzähler als Problem erweisen, so werde ich ihn gegen einen synchron arbeitenden Zähler austauschen müssen.

   4bit-Zählereinheit von oben

   4bit-Zählereinheit von unten

www.schlaefendorf.de 2012